（原标题：替代SRAM，新遴荐！）
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几十年来，超快且易失性的SRAM一直被用作高性能规画架构中的镶嵌式缓存，它位于多级（L1、L2、L3……）分层系统中异常都集处理器的位置。它的作用是存储常用数据和提示以便快速检索，其中 L1 是通盘缓存中最快的。SRAM 位密度扩张速率依然放缓一段时候了，位单位越来越多地受到待机功率问题的困扰。
自旋轨谈扭矩 (SOT：spin-orbit torque) MRAM 内存惩处有考虑具有多项上风，举例待机功耗低、GHz 级切换或写入速率、可忽略不计的表现、确实无尽的耐用性、高可靠性和可扩张性。出于这些原因，业界越来越多地将SOT-MRAM视为镶嵌式终末一级缓存内存诈欺中 SRAM 的有出路的替代品。
SOT-MRAM 存储设立的基本构造块是磁纯正结 (MTJ)，它由夹在两个铁磁层 (CoFeB 基) 之间的薄介电层 (MgO) 构成。其中一个铁磁层具有固定 (或固定) 磁化，而另一层具有沿 z 轴开脱旋转的磁化。铁磁层的磁化主见不错垂直于或平行于层平面，分又名为垂直 MTJ 和平面内 MTJ。
通过在 MTJ 中施加电流并测量结的纯正磁阻 (TMR)，不错读出SOT-MRAM 存储器位单位。TMR 不错是高或低，具体取决于开脱层和固定层的磁化相对主见（即平行 (1) 或反向平行 (0)）。
图 1 ：MRAM TMR 读取操作的一般旨趣（上绿色 = 固定层，下绿色 = 开脱层；蓝色 = MgO 电介质层；i = 读取电流）。
通过将自旋极化电流注入 MTJ，通过自旋轨谈互相作用切换开脱层的磁化，不错写入存储单位。电流注入发生在 MTJ 下方的横向位置，通过相邻的 SOT 层（或 SOT 轨谈）——频频是钨等重金属。因此，读取和写入旅途是别离的，以确保可靠的操作。恰是在这种写入操作中，SOT-MRAM不同于 STT-MRAM，后者是另一种 MRAM 类型，其中写入电流垂直注入 MTJ。在 STT-MRAM 写入操作期间，无数电流穿过 MgO 障蔽。
开端进的 SOT-MRAM
连年来，存储器社区在设备 SOT-MRAM 时代方面取得了紧要进展。Imec也通过碎裂性的调动为这一疏淡作念出了孝顺。继 VLSI 2018 初次公设备布后， imec陈述了渐进式立异，以惩处缓存诈欺谈路上的要道挑战。
到刻下为止，开端进的 SOT-MRAM 单个器件的开关速率已在 300 毫米晶圆上得到演示。禁受垂直 MTJ 磁化被合计是提高微缩后劲的进犯一步。
此外，通过在写入操作期间扬弃对外部磁场的需求，SOT-MRAM 的时代就绪水平也得到了进步。需要这么的磁场来确保细目性的磁化切换。莫得外部磁场会导致写入操作不行靠，写入收效用为 50%。
从制造的角度来看，在家具层面上，使用外部磁场操作存储设立是不行行的。因此，设备无场 SOT-MRAM 设立时代大势所趋。
Imec 通过将平面内磁性层算作 SOT 轨谈的一部分，展示了一种无场切换形态。该磁性层引起的平面内场取代了外部磁场的作用，增强了该时代的本色适用性。
他们还残暴了一些惩处有考虑来裁汰与切换开脱层磁化所需的高注入电流联系的动态功耗。在 IEDM 2022 上，imec 展示了一种在写入操作期间使用电压门扶助的形态，从而裁汰了切换的能量势垒。电压门扶助形态还不错减少位单位面积，使其对高密度 SRAM 应器用有诱骗力。
通过缩放 SOT 轨谈的尺寸，不错进一步改善开关能量。在传统的 SOT-MRAM 联想中，底层 SOT 轨谈占用的面积大于本色 MTJ 柱占用面积，以提供充足的裕度来进行重叠工艺贬抑。但这会导致能量销耗，因为部分注入电流会流到 MTJ 区域以外。
在 IEDM 2023 上，imec 展示了不错将 SOT-MRAM 设立扩张到极限，使 SOT 轨谈和 MTJ 柱具有可比的占用面积：这是结束大位单位密度的里程碑。关于这些单个设立，展示了低于每位 100 飞焦耳的开关能量和疏淡 10 15 次编程/擦除周期的耐用性。
SOT-MRAM的下一步
天然依然结束了切换速率和历久性等要道规格，但重新联想材料堆栈带来了进一步优化性能和可靠性参数的契机，举例保留率、BEOL 兼容性、对外部磁影响的鲁棒性和写入极度率 (WER)。WER 是一个要道的可靠性问题，指的是施加写入电流时铁磁开脱层不切换的概率。
此外，天然辩论责任东要鸠集在器件调动上，但结束工业诈欺的要道一步是大限制SOT-MRAM 器件的大阵列集成。在这些阵列演示器中，好多存储位单位刻下相连到底层电路，该电路包含提供读写走访并将电流和电压传入和传出位单位的晶体管。
器件调动和阵列集成都将使该时代更接近实践寰球的规格。惩处通盘这些问题频频触及在不同参数之间进行量度。
imec 最近在 2024 VLSI 和 IEDM 上展示的责任重心是通过集成优化和材料及器件重新联想尽可能地调动它们——由模拟撑合手。这项责任追想如下。
在 IEDM 2024 上，imec 残暴了一种用于 MTJ 的立异复合开脱层，从而不错更可靠地切换 SOT-MRAM 设立。这种新式开脱层堆栈由合成反铁磁 (SAF) 结构制成，即两个铁磁层通过 Ru 层反铁磁耦合。然后，该系统与传统的 CoFeB 层集成在沿途，用于 TMR 读出。这种新式堆栈允许寂寞优化 TMR（关于读取操作至关进犯）和 SOT 切换操作（为进一步提高写入操作的成果提供了路线）。
图 2 – （左）传统 MTJ 堆栈暗示图，以及（右）具有基于 SAF 的开脱层 (FM1/Ru/FM2) 的 MTJ 堆栈暗示图。SAF 结构的顶部开脱磁性层 FM2 与 CoFeB/MgO 铁磁耦合，以便使用 TMR 电读出 SAF（如 IEDM 2024 中所述）。
禁受这种复合开脱层的 SOT-MRAM 器件推崇出更好的 WER ，初次达到 10 -6的缱绻规格。与禁受传统开脱层的器件比较，数据保留率从 ?~50 提高到 ~90。在读出方面， TMR不错进一步扩大，而不会影响 SOT 开关行径。此外，复合开脱层可承受高达 400°C 的温度，同期保合手其磁性，使其与 BEOL 处理兼容。SAF 开脱层还使 SOT-MRAM 器件对外部磁扰动的明锐度裁汰。
在这项责任中，imec 辩论东谈主员使用微磁模拟来指引材料堆叠联想，从而取得最优结果。模拟和实验的伙同关于鼓动 SOT-MRAM 时代至关进犯。
图 3 – 具有基于 SAF 的开脱层的 SOT-MRAM 器件的 TEM 横截面图像
MRAM 设立的操作澈底由电贬抑，但外部磁场很容易碎裂设立性能。这一可靠性问题激勉了群众范围内对磁场抗扰度的更平凡视察。该辩论旨在更好地了解其中的机制，并指引 MRAM 联想以调动保护。此外，正在制定与诈欺联系的递次，以限制 MRAM 对磁场的鲁棒性，指定在何种磁场强度下存储的数据仍受保护。
在 IEDM 2024 上，imec 提供了第一个实考左证，标明外部磁场的强度和主见都会对 MRAM 器件的主动写入磁抗扰度产生负面影响，推崇为WER 的恶化。这项辩论是在 STT-MRAM 器件上进行的，但主要论断瞻望也适用于 SOT-MRAM 器件。实验包括以各式角度将外部磁场（4 到 40mT 之间）施加到垂直 MTJ 堆栈并测量对 WER 的影响。在特定的外部磁场角度下，在低至 10mT 的场下依然不雅察到写入可靠性的权贵裁汰。
实验结果不错收效地与早期的表面发现联系起来。这些视力将匡助联想东谈主员设备出在本色诈欺中不易受到角度联系 WER 恶化影响的 MTJ 堆栈。
剩下的一步是解释将优化的 SOT-MRAM 器件与逻辑电路沿途集成到大型阵列中的可行性。在 VLSI 2024 上，imec 初次展示了一个功能阵列，该阵列可算作表征各式 SOT-MRAM 配置的平台，这些配置已被解释在设立级别初始细密。该阵列用途更平凡，因为它还可用于表征 STT-MRAM 。
图 4 – SOT CMOS 阵列图像
举例，Imec 已使用阵列来表征通过减小 SOT 轨谈尺寸而将其尺寸减轻到极限的 SOT-MRAM 器件。如上所述，这些器件在器件级初始细密，夸耀出开关能量和历久性的改善 。器件集成工艺经过法规在酿成 MTJ 柱之后对 SOT 轨谈进行图案化。在尺寸极其狭窄的器件中，SOT 轨谈宽度减小到柱子的直径，柱子的侧壁很容易在连气儿的 SOT 图案化要领中清爽和损坏。Imec 的辩论东谈主员残暴了一种新颖的集成惩处有考虑来惩处该问题。他们标明，使用 SiN 和 AlO x对 MTJ 柱进行双重封装，不错在 SOT 模块工艺要领期间保护结构，而不会影响要道性能参数，举例阵列级的读取窗口。
图 5 – 垂直 SOT-MRAM 集成的工艺经过，禁受双 SiN + AlO x封装
将 MRAM 器件集成到大型阵列中会加多复杂性：通盘这些数千致使数百万个位单位必须对外围电路中长入操作的晶体管作念出换取的反馈。Imec 刻下正在探索使这些器件更不易变的旋钮。
图 6 – 基线（玄色）和极点缩放（红色）SOT-MRAM 设立的 SEM 顶视图和 TEM
论断
SOT-MRAM 器件已被细目为在末级缓存诈欺中替代 SRAM 的潜在候选器件。Imec 惩处了一些剩余的挑战，使该时代更接近本色规格。MTJ 材料堆栈的重新联想使器件级切换愈加可靠，况兼对外部磁场的影响具有更大的鲁棒性。磁抗扰度的补充辩论揭示了怎么保护器件免受外部磁场影响的有效视力。终末，功能阵列的演示为工业诈欺之路树立了里程碑。
https://www.imec-int.com/en/articles/bringing-sot-mram-technology-closer-last-level-cache-memory-specifications
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